DDR2地址和命令总线仿真对比&问题定位

ripple

背景介绍：DDR2地址和命令总线属于单向信号，即由ctrl向cell发送数据。且在cell端需要额外的增加Vtt电源和Rtt电阻。ctrl控制器在完成操作后，此类总线将被设置成三态。
本例子以一个1驱四的拓扑进行描述。在实际信号测试的过程中，发现，当ctrl完成操作后，总线上存在着的振荡。如下波形：

为什么会出现这样的情况呢？

Triton

会引起后续的误操作吗

ripple

不会，这样的单个毛刺，不足以满足建立时间和保持时间的要求来产生干扰逻辑！
后文继续描述这块的仿真对比！

Triton

只是这个震荡有点奇怪，不过没有误操作，就不用花多时间去想了，呵呵

ripple

继续这个帖子：
该接口的拓扑示意结构如下：

结构示意图

Triton

看来楼主找到震荡的原因了？

ripple

这是一个典型的T点结构拓扑，在实际产品开发过程中，也使用相同类型的器件，不过使用1驱2的拓扑，没有发现此问题。那为什么会产生这样的问题呢？
通过仿真的方式来模拟实际此问题，由于SQ不支持输出三态，然后跳变（可能支持，至少我目前不会），考虑到此问题是出现在CTRL操作完成后，释放总线。由此使用Hspice仿真引擎，通过对IBIS基本单元进行控制来尽可能模拟整个操作。
如下是部分的sp文件：
x1 nd_source nd_en1 n1 buffermpcio

*tline1 n1 0 n2 0 Z0=50 TD=394.2P
w1 n1 0 n2 0 N=1 L=0.061 RLGCMODEL=si2d_cmiii

*tline2 n2 0 n3 0 Z0=50 TD=218.7p
w2 n2 0 n3 0 N=1 L=0.023 RLGCMODEL=si2d_cmiii

*tline3 n2 0 n4 0 Z0=50 TD=215.046p
w3 n2 0 n4 0 N=1 L=0.0234 RLGCMODEL=si2d_cmiii

rvtt n2 vttnd 49.9

*tline4 n3 0 n8 0 Z0=50 TD=91.62p
w4 n3 0 n8 0 N=1 L=0.0140 RLGCMODEL=si2d_cmiii

*tline5 n3 0 n7 0 Z0=50 TD=91.188p
w5 n3 0 n7 0 N=1 L=0.0142 RLGCMODEL=si2d_cmiii

*tline6 n4 0 n5 0 Z0=50 TD=94.7196p
w6 n4 0 n5 0 N=1 L=0.014 RLGCMODEL=si2d_cmiii

*tline7 n4 0 n6 0 Z0=50 TD=94.8492p
w7 n4 0 n6 0 N=1 L=0.0144 RLGCMODEL=si2d_cmiii

x2 n8 buffer512bwe
x3 n7 buffer512bwe
x4 n6 buffer512bwe
x5 n5 buffer512bwe

ripple

使用Hspice仿真得到的波形如下图：

实测与仿真波形

脉冲比较

Ring细节
可以从图中看出，其仿真获得的幅值以及边沿与实际测试波形吻合度非常高。同时从图中仿真波形可以看出，当总线释放总线后，同样也存在相同的振荡。而且其振荡与实际测试波形的周期相当，但是振荡的时间更长。分别对各个局部进行放大。分别参考上述脉冲比较和ring细节两张图片。
仿真和实际测试都证明此振荡存在，哪是什么造成这种振荡，都有哪些因素影响它？

ripple

当然，对于9楼中的图片，有一点需要进行说明的是Hspice仿真波形中，Preamble操作前的脉冲。这个脉冲也使困扰我的一个问题。经过确认，此脉冲与程序无关。可能与仿真引擎的解释以及ibis模型在调用阶段的原理是有关系的。

ripple

在分析原理之前，我们看看，CTRL释放总线，总线成三态后的等效电路图。分析完该电路之后，所有的问题就不再是问题了！