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高速串行Serdes的发展连载

本帖最后由 ripple 于 2009-10-4 21:29 编辑
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! H. W, T, T9 z  T! g1 [这一个系列的文章一共6篇,从07开始,一直持续到现在。不同公司的强人发表了各自的见解,对了解高速serdes的发展以及把握下一代高速serdes的发展趋势应该还是很有帮助的。) z1 T0 Y  o# z
Part1: The future of electrical signaling in a post-10Gbit/s world------------defining and overcoming the challenges of high-speed serial interfaces for networking and interconnect applications by John D'Ambrosia Scientist Force10 Networks
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Part2: The future of electrical signaling in a post-10Gbit/s world------------Lessons Learned from Backplane Ethernet Friendly Guidance for Those Who contiue to push the envelope by Adam Healey LSI Corporation9 _# l' O& [5 e$ U
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! \) V  C9 v3 DPart3: The future of electrical signaling in a post-10Gbit/s world------------ Practical Cabling of 25Gbit/s Signals by Michael Fogg Tyco Electronics8 l: o2 X9 T8 N3 W  C
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: x" e' S) T! D9 \. qPart4: The future of electrical signaling in a post-10Gbit/s world------------ Modeling,Simulation and Measurement Techniques for 25Gbit/s Systems by Eric Bogatin Bogatin Enterprises and Mike Resso,Agilent Technologies, j0 S5 S$ L2 v$ J' d

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* P; N3 T+ R9 X9 R1 Y# FPart5: The future of electrical signaling in a post-10Gbit/s world------------ Signaling standards development for 25Gbit/s serial links by David R Stauffer IBM Microelectronics ASIC Design Center
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Part6: The future of electrical signaling in a post-10Gbit/s world------------Getting to 25Gbit/s with existing process technologies by Brad Booth,Senior Principal Engineer,AMCC
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好东西,哈哈

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很好很强大!!

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有本springer的High-Speed Serdes Devices and Applications
9 L2 W1 Y* s; G; h可以看看

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好东西是需要顶的!

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补充这本提到的书:4 ~1 B- P$ V2 E# ^) F! }6 F
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3 e6 u7 f2 T. @/ m/ b  W7 U5 g; g6 ^& S4 T2 A3 J) y8 I2 Z
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老帖总是有人提起,正好我还没有看过这贴。
$ s) ]% u* R1 U0 r+ M2 R4 {. Q/ s- q) Z8 G& Q! b
将来,内存接口会不会也往SerDes上发展呢?将来并行总线消失?
如果人生也能仿真...

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这个标题正确
1 c9 Y  f; i: JCPU内ALU是并行的, 串行应该会有速度问题衍生的特别处理3 v7 Y7 B2 N* _$ |! p, ?* K: j5 h
并行佔地方

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老帖总是有人提起,正好我还没有看过这贴。8 S) U. h/ K& L4 _" m' a5 [

7 c7 b* g7 E0 f将来,内存接口会不会也往SerDes上发展呢?将来并行总线消失?
- `, Q' B/ J# M/ J! }Triton 发表于 2010-4-15 09:18

* W# @# `7 I. B: g% G+ {% T3 [) X" [% f/ q2 K/ R2 y* T
我自己的看法:在内存方面,并行的趋势应该还会存在相当一段时间,主要原因:内存作为CPU内部高速缓存的一个扩展,主要来弥补由于内部cache的不足。其特点为高带宽,低延时;为满足高带宽,并行总线通过提升并行总线的位宽,牺牲接口速率来满足;而串行信号则可以充分发挥serdes优势来高速传输数据。两者在实现高带宽各有优势。对并行总线来说实现高带宽对芯片设计来说相对更容易一些。随着单网络速率的提升,全位宽的对齐越来越有挑战。在芯片内部的互联可能会比板级的互联更容易一些,这样把整个设计难点交给了系统级设计人员。而对于串行总线来说,则恰好相反。芯片内部的设计随着速率的提升会越来越复杂,预加重和均衡(模拟和数字)、CDR等设计都是挑战。而对于板级的设计来说,则相对简单得多,即使不怎么专心处理,可以交给内部的Pre-emphasis和EQ就可以了。0 E# E1 x  \7 _. \
另外一个特点那就是低延时。作为并行总线来说,从DRAM里面得到的数据之需要完成跨时钟域的传输就可以直接送到CPU。而对与串行总线来说,从DRAM到CPU首先需要经过并转串(DRAM颗粒实现串行架构,至少从目前来看,似乎不可能。还需要翘首盼望。)在不内嵌时钟的情况下,到控制器端在经过串转并,然后跨时钟域给CPU。这中间的延时应该来说不是很理想。打个比如,按照现在的intel desktop计算机。CPU读两个地方的数据:一个读内存,另外一个读硬盘(现在硬盘通过SATA2然后经过南桥与北桥之间的接口到CPU,这两个接口都是差分。前者是串行,后者是串行然后并。)。肯定是前者的延时低了。
4 \$ R: \9 E( Z) |6 Z5 L总的来看,后续为了进一步提升CPU与DRAM之间的速带宽,一味的增加数据位宽显然不可取(并行总线占用的芯片引脚数量直接造成芯片成本的飞速增长)。可能会借鉴目前类似NP的实现方式,即根据芯片内部不同的应用,将DRAM进行分区对待。根据需求增加各自的位宽,进而提升整个芯片对DRAM容量的支持以满足需求。另外可能出现串行与并行混和。即数据的传输通过串行,然后通过多路并行都成较高带宽。但是有一个需要注意的是,主要时钟不内嵌,线与线之间的skew是制约速率进一步提升不可忽略的因素。

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Avago年初发布了40nm的25Gbps SerDes,而Altera更是声称在28nm上推出28Gbps的SerDes。

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