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ripple 发表于 2009-4-7 13:09

DDR2地址和命令总线仿真对比&问题定位

[i=s] 本帖最后由 ripple 于 2009-7-23 15:46 编辑 [/i]

背景介绍：DDR2地址和命令总线属于单向信号，即由ctrl向cell发送数据。且在cell端需要额外的增加Vtt电源和Rtt电阻。ctrl控制器在完成操作后，此类总线将被设置成三态。
本例子以一个1驱四的拓扑进行描述。在实际信号测试的过程中，发现，当ctrl完成操作后，总线上存在着的振荡。如下波形：
[attach]29[/attach]
为什么会出现这样的情况呢？

Triton 发表于 2009-4-7 17:39

会引起后续的误操作吗

ripple 发表于 2009-4-8 16:28

不会，这样的单个毛刺，不足以满足建立时间和保持时间的要求来产生干扰逻辑！
后文继续描述这块的仿真对比！

Triton 发表于 2009-4-8 21:56

只是这个震荡有点奇怪，不过没有误操作，就不用花多时间去想了，呵呵

ripple 发表于 2009-4-9 12:24

继续这个帖子：
该接口的拓扑示意结构如下：
[attach]64[/attach]
结构示意图

Triton 发表于 2009-4-9 12:26

看来楼主找到震荡的原因了？

ripple 发表于 2009-4-9 12:32

这是一个典型的T点结构拓扑，在实际产品开发过程中，也使用相同类型的器件，不过使用1驱2的拓扑，没有发现此问题。那为什么会产生这样的问题呢？
通过仿真的方式来模拟实际此问题，由于SQ不支持输出三态，然后跳变（可能支持，至少我目前不会:L），考虑到此问题是出现在CTRL操作完成后，释放总线。由此使用Hspice仿真引擎，通过对IBIS基本单元进行控制来尽可能模拟整个操作。
如下是部分的sp文件：
x1 nd_source nd_en1 n1 buffermpcio

*tline1 n1 0 n2 0 Z0=50 TD=394.2P
w1 n1 0 n2 0 N=1 L=0.061 RLGCMODEL=si2d_cmiii

*tline2 n2 0 n3 0 Z0=50 TD=218.7p
w2 n2 0 n3 0 N=1 L=0.023 RLGCMODEL=si2d_cmiii

*tline3 n2 0 n4 0 Z0=50 TD=215.046p
w3 n2 0 n4 0 N=1 L=0.0234 RLGCMODEL=si2d_cmiii

rvtt n2 vttnd 49.9

*tline4 n3 0 n8 0 Z0=50 TD=91.62p
w4 n3 0 n8 0 N=1 L=0.0140 RLGCMODEL=si2d_cmiii

*tline5 n3 0 n7 0 Z0=50 TD=91.188p
w5 n3 0 n7 0 N=1 L=0.0142 RLGCMODEL=si2d_cmiii

*tline6 n4 0 n5 0 Z0=50 TD=94.7196p
w6 n4 0 n5 0 N=1 L=0.014 RLGCMODEL=si2d_cmiii

*tline7 n4 0 n6 0 Z0=50 TD=94.8492p
w7 n4 0 n6 0 N=1 L=0.0144 RLGCMODEL=si2d_cmiii

x2 n8 buffer512bwe
x3 n7 buffer512bwe
x4 n6 buffer512bwe
x5 n5 buffer512bwe

ripple 发表于 2009-4-9 12:46

[i=s] 本帖最后由 ripple 于 2009-4-10 09:29 编辑 [/i]

使用Hspice仿真得到的波形如下图：
[attach]65[/attach]
实测与仿真波形
[attach]67[/attach]
脉冲比较
[attach]68[/attach]
Ring细节
可以从图中看出，其仿真获得的幅值以及边沿与实际测试波形吻合度非常高。同时从图中仿真波形可以看出，当总线释放总线后，同样也存在相同的振荡。而且其振荡与实际测试波形的周期相当，但是振荡的时间更长。分别对各个局部进行放大。分别参考上述脉冲比较和ring细节两张图片。
仿真和实际测试都证明此振荡存在，哪是什么造成这种振荡，都有哪些因素影响它？

ripple 发表于 2009-4-9 13:36

当然，对于9楼中的图片，有一点需要进行说明的是Hspice仿真波形中，Preamble操作前的脉冲。这个脉冲也使困扰我的一个问题。经过确认，此脉冲与程序无关。可能与仿真引擎的解释以及ibis模型在调用阶段的原理是有关系的。

ripple 发表于 2009-4-9 13:37

[i=s] 本帖最后由 ripple 于 2009-4-14 22:47 编辑 [/i]

在分析原理之前，我们看看，CTRL释放总线，总线成三态后的等效电路图。分析完该电路之后，所有的问题就不再是问题了！
[attach]66[/attach]

benny 发表于 2009-4-9 17:09

期待更细致分析

ripple 发表于 2009-4-10 08:43

[i=s] 本帖最后由 ripple 于 2009-4-10 09:32 编辑 [/i]

在分析原理之前，先来回顾一下DDR2的协议。对于Postamble，其状态为一个脉宽的低电平后，被Vtt电平拉至Vtt幅值，（如下图所示）。这样，对于10楼的电路图来说，其电路的激励源就是一个阶跃脉冲。分析10楼的电路也就变成了分析此电路在阶跃跳变信号下的响应特性。这样问题也就可以得到解释了！
[attach]69[/attach]

Triton 发表于 2009-4-10 23:42

似乎还是不很明白

wander 发表于 2009-4-13 23:44

期待更多介绍！

ripple 发表于 2009-4-14 23:02

修改10楼的电路模型，考虑到从芯片引脚看进去对地电容为pf级，而寄生电感也处于这个级别。由此，增加了寄生电感参数。这样，10楼中的电路进一步简化成右图中电路。这样，可以使用二阶电路理论来分析。即在直流情况下（Vtt），RLC串联电路的完全响应。
根据欠阻尼情况，衰减系数越大，衰减越快！而衰减系数为R/2L。由此，电路出现这种长时间振荡可见其L较大，也就是整条回路的寄生电感较大。同时对于欠阻尼振荡，也需要满足R*R 〈 4L/C也可以说明整条回路的电感较大这个问题。

Triton 发表于 2009-4-15 10:46

似乎有道理，得回去看看电路方面的书了

shukman 发表于 2009-4-15 12:26

12楼所说的，在CTRLer完成操作释放总线后，电路的激励源应该只是Vtt的电源，位置在走线的分叉点，这样整个网络拓补中就有一段末端三态的走线，整个回路的L会比较大吧？

ripple 发表于 2009-7-23 15:42

取消权限设置！

ripple 发表于 2010-4-11 21:46

[quote]使用Hspice仿真得到的波形如下图：
65
实测与仿真波形
67
脉冲比较
68
Ring细节
可以从图中看出，其仿真获得的幅值以及边沿与实际测试波形吻合度非常高。同时从图中仿真波形可以看出，当总线释放总线后，同样也存在 ...
[size=2][color=#999999]ripple 发表于 2009-4-9 12:46[/color] [url=http://www.pcbsi.com/redirect.php?goto=findpost&pid=319&ptid=80][img]http://www.pcbsi.com/images/common/back.gif[/img][/url][/size][/quote]

图65中en引脚被打开时的过冲是Hspice软件的一个bug。最近使用2009以上的版本就没有这个尖锋脉冲了。呵呵。

ppwd 发表于 2010-5-31 14:35

不 知 说云
一塌  糊涂

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