高速串行Serdes的发展连载
[i=s] 本帖最后由 ripple 于 2009-10-4 21:29 编辑 [/i]这一个系列的文章一共6篇，从07开始，一直持续到现在。不同公司的强人发表了各自的见解，对了解高速serdes的发展以及把握下一代高速serdes的发展趋势应该还是很有帮助的。
Part1: The future of electrical signaling in a post-10Gbit/s world------------defining and overcoming the challenges of high-speed serial interfaces for networking and interconnect applications by John D'Ambrosia Scientist Force10 Networks
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Part2: The future of electrical signaling in a post-10Gbit/s world------------Lessons Learned from Backplane Ethernet Friendly Guidance for Those Who contiue to push the envelope by Adam Healey LSI Corporation
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Part3: The future of electrical signaling in a post-10Gbit/s world------------ Practical Cabling of 25Gbit/s Signals by Michael Fogg Tyco Electronics
[attach]699[/attach]
Part4: The future of electrical signaling in a post-10Gbit/s world------------ Modeling,Simulation and Measurement Techniques for 25Gbit/s Systems by Eric Bogatin Bogatin Enterprises and Mike Resso,Agilent Technologies
[attach]700[/attach]
Part5: The future of electrical signaling in a post-10Gbit/s world------------ Signaling standards development for 25Gbit/s serial links by David R Stauffer IBM Microelectronics ASIC Design Center
[attach]701[/attach]
Part6: The future of electrical signaling in a post-10Gbit/s world------------Getting to 25Gbit/s with existing process technologies by Brad Booth,Senior Principal Engineer,AMCC
[attach]702[/attach] 好东西，哈哈 很好很强大！！ 有本springer的High-Speed Serdes Devices and Applications
可以看看 好东西是需要顶的！ 补充这本提到的书:
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[attach]1107[/attach]
[attach]1108[/attach] 老帖总是有人提起，正好我还没有看过这贴。
将来，内存接口会不会也往SerDes上发展呢？将来并行总线消失？ 这个标题正确
CPU内ALU是并行的, 串行应该会有速度问题衍生的特别处理
并行佔地方 [quote]老帖总是有人提起，正好我还没有看过这贴。
将来，内存接口会不会也往SerDes上发展呢？将来并行总线消失？
[size=2][color=#999999]Triton 发表于 2010-4-15 09:18[/color] [url=http://www.pcbsi.com/redirect.php?goto=findpost&pid=5639&ptid=618][img]http://www.pcbsi.com/images/common/back.gif[/img][/url][/size][/quote]
我自己的看法：在内存方面，并行的趋势应该还会存在相当一段时间，主要原因：内存作为CPU内部高速缓存的一个扩展，主要来弥补由于内部cache的不足。其特点为高带宽，低延时；为满足高带宽，并行总线通过提升并行总线的位宽，牺牲接口速率来满足；而串行信号则可以充分发挥serdes优势来高速传输数据。两者在实现高带宽各有优势。对并行总线来说实现高带宽对芯片设计来说相对更容易一些。随着单网络速率的提升，全位宽的对齐越来越有挑战。在芯片内部的互联可能会比板级的互联更容易一些，这样把整个设计难点交给了系统级设计人员。而对于串行总线来说，则恰好相反。芯片内部的设计随着速率的提升会越来越复杂，预加重和均衡（模拟和数字）、CDR等设计都是挑战。而对于板级的设计来说，则相对简单得多，即使不怎么专心处理，可以交给内部的Pre-emphasis和EQ就可以了。
另外一个特点那就是低延时。作为并行总线来说，从DRAM里面得到的数据之需要完成跨时钟域的传输就可以直接送到CPU。而对与串行总线来说，从DRAM到CPU首先需要经过并转串（DRAM颗粒实现串行架构，至少从目前来看，似乎不可能。还需要翘首盼望。）在不内嵌时钟的情况下，到控制器端在经过串转并，然后跨时钟域给CPU。这中间的延时应该来说不是很理想。打个比如，按照现在的intel desktop计算机。CPU读两个地方的数据：一个读内存，另外一个读硬盘（现在硬盘通过SATA2然后经过南桥与北桥之间的接口到CPU，这两个接口都是差分。前者是串行，后者是串行然后并。）。肯定是前者的延时低了。
总的来看，后续为了进一步提升CPU与DRAM之间的速带宽，一味的增加数据位宽显然不可取（并行总线占用的芯片引脚数量直接造成芯片成本的飞速增长）。可能会借鉴目前类似NP的实现方式，即根据芯片内部不同的应用，将DRAM进行分区对待。根据需求增加各自的位宽，进而提升整个芯片对DRAM容量的支持以满足需求。另外可能出现串行与并行混和。即数据的传输通过串行，然后通过多路并行都成较高带宽。但是有一个需要注意的是，主要时钟不内嵌，线与线之间的skew是制约速率进一步提升不可忽略的因素。 Avago年初发布了40nm的25Gbps SerDes，而Altera更是声称在28nm上推出28Gbps的SerDes。 好文顶一下 学习学习
谢谢分享 可以看看去年designcon rambus发表的文章，已经提到了在并行总线上采用高速串行传输，类似intel的QPI信号，单差分对可以传输16gbps，很强大，我认为有可能是目前DDR3将来的一种选择。 好东西啊， 真是经典！ 好东西啊， 真是经典！ 好东西啊， 真是经典！ 好东西啊， 真是经典！ 好东西啊， 真是经典！ 好东西啊， 真是经典！ 好东西啊， 真是经典！
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