PCBSI » SI/PI/EMC 技术 » 低温下串扰原因？

allen_lyl 发表于 2009-8-20 18:18

低温下串扰原因？

最近的一个项目的测试中，图中的三根信号在低温情况下会发生串扰，-20摄氏度以下很严重，不知道是为什么？各位前辈帮分析一下原因啊？怎么来仿真分析这个串扰问题？

Triton 发表于 2009-8-20 20:53

有没有不同温度情况下的测试波形？
对cmos电路，低温下信号的边沿更快，更快的边沿就使得串扰更大

ripple 发表于 2009-8-20 21:17

楼主,从你的图来看,应该是个连接器!
问题有几个,麻烦楼主多介绍一下:
A,能不能详细的介绍一下你的测试连接?此外,-20摄氏度以下很严重.这么低的温度,是如何测试的?
B,F1到F4引脚与C1到C4引脚的信号是怎么分配的?这个连接器D1&E1与D2&E2以及D3&E3之间是否有屏蔽层?

cloudpuma 发表于 2009-8-20 22:00

楼主右边那个连接器很有点意思，呵呵。
从引脚分布来看，应该是有做高速考虑的；但常用的高速连接器似乎很少有引脚这么分布的。方便透露一下是哪家的么。
另外，从扇出的走线来看，可能是个6层板。从常规叠层上来分析，高速信号线应该有一个相邻的电源层。会不会和电源的温度变化有关呢？呵呵，瞎猜的。
我觉得关键楼主还是要吧判断是串扰的依据说一下，比较方便大家帮忙分析吧。

allen_lyl 发表于 2009-8-21 09:39

[i=s] 本帖最后由 ripple 于 2009-8-21 16:20 编辑 [/i]

[b] [url=http://www.pcbsi.com/redirect.php?goto=findpost&pid=2788&ptid=540]3#[/url] [i]ripple[/i] [/b]
1 我们有低温测试箱，在低温测试箱里面测的！
比较感兴趣，是怎么在低温箱里面测试的。示波器也放进去了，还是用线缆联到外面测试的？

allen_lyl 发表于 2009-8-21 09:40

[b] [url=http://www.pcbsi.com/redirect.php?goto=findpost&pid=2788&ptid=540]3#[/url] [i]ripple[/i] [/b]
D1&E1与D2&E2以及D3&E3之间没有屏蔽层！

allen_lyl 发表于 2009-8-21 09:45

[b] [url=http://www.pcbsi.com/redirect.php?goto=findpost&pid=2789&ptid=540]4#[/url] [i]cloudpuma[/i] [/b]
是ampenol的connector！是六层板！
判断的依据是将两边的高速线禁掉，不让他们工作，中间的就没有任何问题，只要让两边的一工作，中间的就会有问题！所以判断是两边的对中间的串扰引起的！

Triton 发表于 2009-8-21 13:03

Allen，你说有问题，是什么问题？眼图闭合？

allen_lyl 发表于 2009-8-21 13:22

[b] [url=http://www.pcbsi.com/redirect.php?goto=findpost&pid=2844&ptid=540]8#[/url] [i]Triton[/i] [/b]
对！眼图闭合！张不开！

Triton 发表于 2009-8-21 15:57

三对线线之间的间距多少？

ripple 发表于 2009-8-21 16:17

分析这个问题：
1、看能不能通过amp找到ampenol要到这个接插件的多组的模型；如果你想建整个通道，呵呵，恰好论坛里面有快速建过孔的脚本.
2、然后直接就可以用分析了！我自己觉得串扰主要是由接插件部分造成的。

另外，你的差分走线层参考的那一层？离参考层有多远？连接器的差分对之间的间距是多少？

ripple 发表于 2009-8-21 16:18

[quote]楼主右边那个连接器很有点意思，呵呵。
从引脚分布来看，应该是有做高速考虑的；但常用的高速连接器似乎很少有引脚这么分布的。方便透露一下是哪家的么。
另外，从扇出的走线来看，可能是个6层板。从常规叠层上来分 ...
[size=2][color=#999999]cloudpuma 发表于 2009-8-20 22:00[/color] [url=http://www.pcbsi.com/redirect.php?goto=findpost&pid=2789&ptid=540][img]http://www.pcbsi.com/images/common/back.gif[/img][/url][/size][/quote]


puma老兄能否介绍一下你是如何看出是6层板的？

allen_lyl 发表于 2009-8-21 16:47

[b] [url=http://www.pcbsi.com/redirect.php?goto=findpost&pid=2846&ptid=540]10#[/url] [i]Triton[/i] [/b]

44 和48mil

ripple 发表于 2009-8-21 17:39

非常怀疑是连接器的串扰造成的。

Triton 发表于 2009-8-21 18:07

嗯，这个间距已经很大了，就算再小些，也不可能是因为板上的串扰导致failure

ripple 发表于 2009-8-21 21:56

[i=s] 本帖最后由 ripple 于 2009-8-21 21:57 编辑 [/i]

接插件引脚的定义上,没有提供地引脚,也没有屏蔽的.返回路径值得去推敲.如果把C&F一排分配成地,可能稍微会好一些!不过应该有限,毕竟这两排的距离离信号线太远了!

楼主,再请教两个问题:
A,你差分线的速率多高?
B,你连接器上怎么回环连接呀?能否介绍一下原理?

楼主,能否借你的东风,顺便做做高温环境下的测试,看是否也会存在眼图变差的情况?如果这样,看来对于对边沿敏感的链路,高低温极限环境还是很有必要去模拟的.worst case!!!:funk:

cloudpuma 发表于 2009-8-22 00:42

[quote]


puma老兄能否介绍一下你是如何看出是6层板的？
[size=2][color=#999999]ripple 发表于 2009-8-21 16:18[/color] [url=http://www.pcbsi.com/redirect.php?goto=findpost&pid=2848&ptid=540][img]http://www.pcbsi.com/images/common/back.gif[/img][/url][/size][/quote]

呵呵，猜的成分很大。我是看到绿色的红色的线，应该是通常的top和bottom层的，还有紫色的线路。如果没有其他走线层的话，合理的最少层数就是6层。呵呵。

我倒是觉得从那个连接器的引脚分布来看，这个连接器应该是考虑过高速互联用途的。所以我觉得在连接器部分产生严重串扰的可能性不是很大。

不过我觉得楼主最好还是介绍一下其他在图中未连接引脚的网络连接情况。我觉得是不是没有打开GND层，所以看不到这些引脚连接到GND网络？
另外我在ampenol网站上找了一下，没有看到引脚类似于这样分布的连接器。方便透露一下具体的型号吗？

allen_lyl 发表于 2009-8-24 09:33

[b] [url=http://www.pcbsi.com/redirect.php?goto=findpost&pid=2864&ptid=540]16#[/url] [i]ripple[/i] [/b]
A 6G 的高速信号！
B 回环线是连接tx 到rx的，这是一个测试版，它用来将板子的TX 链接到RX！

allen_lyl 发表于 2009-8-24 09:36

[b] [url=http://www.pcbsi.com/redirect.php?goto=findpost&pid=2898&ptid=540]17#[/url] [i]cloudpuma[/i] [/b]
这个连接器是客户定制的！ 呵呵～希望前辈们能谅解啊!

allen_lyl 发表于 2009-8-24 09:42

[b] [url=http://www.pcbsi.com/redirect.php?goto=findpost&pid=2864&ptid=540]16#[/url] [i]ripple[/i] [/b]
高温和正常温度下都测试过，没有问题！只有低温下出现问题！很奇怪！

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