讨论一个DDR仿真与实测波形差异的实例
[i=s] 本帖最后由 crb8 于 2009-8-7 00:15 编辑 [/i]本贴内容在其它论坛上发过,但至今尚未解决.所以再次请PCBSI的牛人讨论.
一个奇怪的DDR仿真实例
前段时间用Allegro SQ做了个DDR板子的仿真，发现仿真波形与示波器捉取的波形相差很大。
1. DDR型号是K4H511638C-UCB3，IBIS从三星网站下载的。主控IC是公司内部的，IBIS是相关同事从SPICE转出来的。
[attach]500[/attach]
2. 四层PCB参数如下：
[attach]498[/attach]
3. SigXplorer模型图如下：
[attach]499[/attach]
4. 示波器是泰克的DPO7254，2.5GHz，40GS/s，探头参数：500MHz 8pF 10Mohm。
5. 下面是DQ0跑60MHz的波形与仿真波形：
[attach]490[/attach]
[attach]492[/attach]
6. 下面是DQ0跑120MHz的波形与仿真波形：
[attach]491[/attach]
[attach]493[/attach]
150MHZ
[attach]495[/attach]
[attach]497[/attach]
180MHZ
[attach]496[/attach]
[attach]497[/attach]
7.是PCB制造参数不正确，还是仿真操作有问题呢，或是芯片的IBIS不正确？或是捉取的波形保真度太差？
尝试用不同PCB参数仿真,都与实测波形相差很大，特别是100Mhz以上。PCB参数不外乎介质厚度与介电常数，表现出来就是特征阻抗不同而已，不应该影响这么大的。
如果是示波器引入了时延，500MHz的带宽引入的时延也不大于0.2ns，不至于使波形畸形这么大。仿真波形的上升沿（约1ns）比示波器波形的上升沿(约2.5ns)小很多，感觉是不是主控芯片的IBIS不正确。做模型的人又认为是提取的PCB模型不正确,不应该只有理想传输线,应该还有损耗的模型，我也没办法确定，请大家分析分析。 大家可看看另外两个贴
[url]http://www.pcbbbs.com/dispbbs.asp?boardid=4&id=199501&star=1#199501[/url]
[url]http://www.sipiemc.com.cn/viewthread.php?tid=9211&extra=&page=1[/url] 几个建议：
1，既然已经有spice模型，你可以直接使用其在相关仿真器中使用，不要再转ibis在SQ中仿真。
2，从主控的IBIS模型看，其封装参数明显不对，只是随便填的参数；C_Comp的参数也不对，可以对比其他类似的IBIS模型就很容易发现问题，明显比较小，这个问题出在你的同事使用的是s2ibis3做的IBIS模型，s2ibis3在建模IBIS时，只提取VI/VT曲线，而不会仿真提取C_Comp，使用的是个默认值。
3，在做仿真和测量对比时，在仿真时尽量使用与测量相同的激励源，并将波形放在一个波形查看工具里面查看，便于对比。 有几个分析吧：
A、解释过冲仿真比实测的小的可能性
1、从二阶电路来看，阻尼振荡其振荡角速度为spr（1/L*C-（R/2L）*（R/2L））当整个回路的电容值变大后，角速度会变小，这样振荡的周期变大。可以肯定地是1、使用无源探头8pf的电容肯定会造成振荡周期的增大。此外，对比了其它ibis模型的C_comp，你模型中的值明显偏小，这样会进一步造成你测试信号得到的振荡周期比仿真得到的仿真周期大。
B、探头带宽的影响；
1、这部分没有具体的参数，不过可以通过Trise_display=spq（Tsource^2+Tpcb^2+Tprobe^2）来进行评估。 先谢谢两位热心版主。
主控IBIS的V/T曲线上的数据点，只有几个是在Trise时间段内，大部分落在高低电平上，这个应该也有影响吧。
RIPPLE说的过冲振荡，整实测波形看起来就像一个正弦波，不只进过冲周期的问题。
还想问一下，这个案例有必要提有损传输线模型进行仿真吗？如何提？ SQ通过Probe提取出来的拓扑结构中所用到的微带线就是损耗传输线
IBIS中的Ramp数据我验证了Typ模式下的dV/dT_r和dV/dT_f
他们和pull up和pull down的数据表格里的对应参数吻合得很好
但C_comp值明显较小
仿真波形和实测波形主要是上升沿和下降沿相差太大
首先怀疑的是Falling和rising的数据正确性
还没有严重不敢断言它是错误的
然后板厂提供的数据需要确定是正确无误的，Er达到5？ 模型先下了，谢谢 一个建议：建议楼主根据测试码元来设置激励源，最好是在激励源之前额外的增加几个码元。
两个注意点：
A、对于ibis文件，仿真引擎会根据table来描点，不会像实际的半导体那样由于晶体管的寄生参数会有能量的存储。
B、在你的“DRAM_DQ0_180MHZ”这张图片中很明显出现了占空比失真。这应该和晶体管的特性有关。 1. please check your stackup parameter, to match your Fab's stackup.
2. Use the active probe, and wider bandwidth. 想知道一下，有先的进展吗？ 不知道有没有进展！ 不知你提取出来的拓扑结构中其參考迴路是否有不連續的現象？ 从波形看应该是测试带宽不够
探头的地线怎么接的？看看是不是探头环路太大引起的。 学习，谢谢 假设你的模型没有问题，为了和测试环境具有相同的topology,你需要重构仿真的topology，比如说探头接入点的位置加一个理想probe + 8pf电容，这个理想探头的探测波形去和示波器看到的波形比较！实际板子没有换层过空吗？如果是纯微带线，请建几个pad宽度，长度的微带线去模拟他们。相信仿真结果会有很大变化！ 谢谢 学习了
页:
[1]