DDR3 拓扑结构和信号分析小例
[i=s] 本帖最后由 ripple 于 2009-8-6 17:58 编辑 [/i]正如标题，给出了一个由X8颗粒2Rank非ECC的地址拓扑结构和接收端的波形。具体信息如下：
拓扑：“fly-by”拓扑结构
速率：1333Mbps；
驱动器端使用half模式，type设置；
仿真引擎SQ，
波形处理sigwave。
拓扑结构图
[attach]482[/attach]
仿真后得到的波形及简单标注分析。
[attach]483[/attach] [i=s] 本帖最后由 Triton 于 2009-8-6 18:19 编辑 [/i]
fly by的话，不是每个DRAM上的延时都不一样么，这个波形是哪个DRAM的？ [quote]fly by的话，不是每个DRAM上的延时都不一样么，这个波形是哪个DRAM的？
[size=2][color=#999999]Triton 发表于 2009-8-6 18:17[/color] [url=http://www.pcbsi.com/redirect.php?goto=findpost&pid=2401&ptid=498][img]http://www.pcbsi.com/images/common/back.gif[/img][/url][/size][/quote]
确实像你所说,对于Fly-by的拓扑,从发送到每个DRAM的延时不一样,对于信号质量分析来说,延时的问题可以先放在一边.更何况,使用眼图分析时,延时的问题更加暂不考虑.
当使用1DIMMX2rank的结构,16个DRAM颗粒的AC-DC眼宽几乎都没有差别.倒是在使用2*(DIMMX2rank)的时候,靠近控制器一侧DIMM上的DRAM颗粒有些信号质量有差别. 这倒是真的，ripple，我好崇拜你啊 :L
围城! DDR2好像是树形（星形），DDR3用的是fly by,不知道这样改进的好处在哪里? [quote]DDR2好像是树形（星形），DDR3用的是fly by,不知道这样改进的好处在哪里?
[size=2][color=#999999]Dandy_15 发表于 2009-9-14 22:23[/color] [url=http://www.pcbsi.com/redirect.php?goto=findpost&pid=3373&ptid=498][img]http://www.pcbsi.com/images/common/back.gif[/img][/url][/size][/quote]
从DDR3的协议来看，fly-by的拓扑结构通过在末端端接，相比DDR2的T点结构DRAM上的信号更好。这点特别是在接口速率越来越高的情况下。从一个侧面提一下，DDR3通过使用fly by的拓扑，将地址部分的端接放置在DIMM条上了，这样更省空间。对于系统厂商来说，这又是一个cost down。毕竟这一块最大的市场仍然是PC。 [i=s] 本帖最后由 honejing 于 2010-4-10 13:33 编辑 [/i]
想請教 Ripple 及 Triton 版主，
看你做出來的眼圖都這麼漂亮，但不知你有沒有實際系統跑起來就是達不到那個速度的困擾。
用 SQ 做仿真，似乎只用 TL 模型計算，不曉得有無考慮串擾及 PI 的問題。
我做了一些 DDR2 點對點的設計，眼圖看起來跑到 DDR2 1066 的容餘都還夠，但是實際系統跑到 DDR2-800 都有些勉強，可能的原因是什麼呢？
請問實際上的除錯，你都採取哪些步驟呢？ 你说的是DDR3? 如果按照DDR,DDR2到DDR3的发展来看，DDR3跑到1066问题应该不大才对。
可惜我目前没有实际设计的经验，不好说，Ripple可能会有一些这方面的经验吧。
从我仿真来看，我考虑了串扰和实际封装参数的影响，电源的影响暂未考虑。 謝謝 Triton 版主的回答， 我說的是 DDR2 ，功力還不到 DDR3。
我也是只考慮了串擾及封裝，電源的影響就不知如何一併考慮，所以不知仿真與實際的差異如何驗證？ DDR2的话，最高一般也就到800啊，再往上就非常困难了（当然不是没有可能）。
电源的影响，如果你有比较准确的电源网络模型，可以考虑在一些工具中加入电源网络的模型，像HSPICE，或者是Quantum-SI都可以，只是这些也只是开放了一些参考点的端口来让你加电源模型，最好的方式的SSN，目前支持的工具比较少，sigrity的也许可以 [quote]想請教 Ripple 及 Triton 版主，
看你做出來的眼圖都這麼漂亮，但不知你有沒有實際系統跑起來就是達不到那個速度的困擾。
用 SQ 做仿真，似乎只用 TL 模型計算，不曉得有無考慮串擾及 PI 的問題。
我做了一些 DDR2 ...
[size=2][color=#999999]honejing 发表于 2010-4-10 11:46[/color] [url=http://www.pcbsi.com/redirect.php?goto=findpost&pid=5521&ptid=498][img]http://www.pcbsi.com/images/common/back.gif[/img][/url][/size][/quote]
你是否有在1066下的实测信号波形？以及相应的时序测试结果？在平时的仿真中，基于建模的复杂程度，我没有加入PI的影响。现在designer V5出来了，后续这个问题就很方便做了：）
我自己觉得数据的点对点拓扑通常还好！你或许应该琢磨一下你的Addr/cmd/cmd的拓扑，也不知道你这部分的拓扑结构怎样？。 [quote]
你是否有在1066下的实测信号波形？以及相应的时序测试结果？在平时的仿真中，基于建模的复杂程度，我没有加入PI的影响。现在designer V5出来了，后续这个问题就很方便做了：）
我自己觉得数据的点对点拓扑通常还好 ...
[size=2][color=#999999]ripple 发表于 2010-4-10 23:09[/color] [url=http://www.pcbsi.com/redirect.php?goto=findpost&pid=5534&ptid=498][img]http://www.pcbsi.com/images/common/back.gif[/img][/url][/size][/quote]
謝謝 Ripple 版主的回答：
實測波形也是我的問題之ㄧ，要點在 BGA 的球上，才是真正對的地方，但是卻很困難，不知有什麼好的方法？
另外 Designer V5, 只是電路仿真器，不知對 PI 會有什麼幫助？
還有對於兩層板的 PI，Ripple 版主不知有什麼建議，若要像一般做Plane 型態的目標阻抗的方式來做，Power 走 Trace 方式的電源
網路，做出來的目標阻抗曲線都不理想，工作頻率範圍內就都會有數十歐姆以上的阻抗，實際系統運作時真的會看到這麼高的阻抗嗎？
怎麼樣也做不出那種理想的幾百 mOhm 的阻抗? A、实际测试时，只要离芯片的引脚比较近就可以了。具体一点，就是你在引脚比较近的地方测试（最好是在设计阶段留测试点，实在不行那就把soldmask刮开测试。）
B、先回答第二个问题，如果是计算出来的，结果应该还是可信的。你在分析的时候，power trace的参考层设置的是谁？（SIwave里面如果不设置对应的参考层，计算好像会报错。），基于你的描述，那就只有加电容来降阻抗了。
我有一个疑问，你的电路中最高的开关速度有多少？如果真是高速电路，我自己的觉得还是不要使用两层板，高速电路的成本压力还是能够容纳4层板的成本。另外，我们暂且不说阻抗控制什么的，就串扰，EMI部分，也会一大堆问题。 " 我有一个疑问，你的电路中最高的开关速度有多少 ? "
=:> DDR2-666 ~800 ( Clock rate = 333~400 MHz)
" 阻抗控制什么的，就串扰，EMI部分，也会一大堆问题 ? "
是的，這些都會是問題，但是最終還是" $ " 最大，就是要兩層板，而且 EMC 要求一樣不能少，痛苦啊!! 不是吧？这是谁提的需求？
呵呵，不过比较有挑战！你有多少片这样的DRAM颗粒，应该不会很多！板厚有限制吗？ [quote]A、实际测试时，只要离芯片的引脚比较近就可以了。具体一点，就是你在引脚比较近的地方测试（最好是在设计阶段留测试点，实在不行那就把soldmask刮开测试。）
B、先回答第二个问题，如果是计算出来的，结果应该还是 ...
[size=2][color=#999999]ripple 发表于 2010-4-11 21:35[/color] [url=http://www.pcbsi.com/redirect.php?goto=findpost&pid=5559&ptid=498][img]http://www.pcbsi.com/images/common/back.gif[/img][/url][/size][/quote]
有前辈用两层板成功跑DDRII-800
[attach]1084[/attach] 我认为在这种情况下，不光单单考虑DDR2，更要考虑其他的信号，如果这个板子只有DDR2的接口，或者板子布线面积比较大，不过这种情况在“￥”限制下不太可能 [i=s] 本帖最后由 ripple 于 2010-4-13 18:59 编辑 [/i]
确实是，主要是串扰，以及EMI部分了。
如果单层不能散完线，那可实现性比较小了。就一个1000M接口，如果在没有参考层的情况下，差分对走线有重叠，性能测试就过不了。影响还是比较大的。 能否让我们一起讨论一下这个方案实现的前提条件以及需要去考虑的因素吧，先发表一下自己的看法：
A、控制器与DRAM颗粒的连线要非常顺，如果有交叉就不可行了；
B、在颗粒端的拓扑结构的选择，只能选择直连，T点的拓扑不合适；
C、需要注意PCB走线由于缺少参考层，而造成阻抗过高；
D、为降低"C"项的影响，可以在走线的两侧增加伴随地网络。这种做法需要考虑地线不能太窄，否则会造成返回路径重叠。
E、Rtt是否需要？这部分的走线与地址线等需要外部端接的线是垂直的；
F、电源走线的考虑，特别是1.8V，这个电源在控制器和DRAM颗粒两端都需要，而且电流可观，不像Vref那样量级在uA级别。（Vre两侧也需要，但是可以通过走线来解决，不过上面的滤波电路以及走线策略需要加以控制）。Vtt，综合考虑E项。这个可以单独靠近DRAM一侧。