电平信号及接口电路
[i=s] 本帖最后由 wander 于 2009-3-30 14:59 编辑 [/i]自己整理的高速电路设计中，各种电平信号的特点及常见的处理方法。
仅供参考！
摘要：介绍了目前数字信号设计中，IC芯片常用电平的原理、应用及各种电平信号相互转换的实现方法，PCB布线技巧等。
关键词：TTL、CMOS、ECL、PECL、LVPECL、LVDS、CML
概述
随着数据传输业务需求的增加，如何高质量的解决高速IC 芯片间的互连变得越来越重要。从目前发展来看，芯片主要有以下几种接口电平：TTL（LVTTL）、CMOS、ECL、PECL、LVPECL、LVDS等，其中PECL、LVPECL、LVDS主要应用在高速芯片的接口，不同电平间是不能直接互连的，需要相应的电平转换电路和转换芯片，了解各种电平的结构及性能参数对分析电路是十分必要有益的，本文正是从各种电平信号的性能参数开始，结合参考资料对电平信号的互连进行介绍。
图1 常用电平信号
图1展示了各种电平信号的差异:方波的振幅表示逻辑高低电平值，括号中的电压值表示电源电压值。
下面先介绍一下电路的相关基本概念：
（1）输出高电平（VOH）：逻辑电平为1的输出电压，相应的输出电流用IOH表示。
（2）输出低电平（VOL）：逻辑电平为0的输出电压，相应的输出电流用IOL表示。
（3）输入高电平（VIH）：逻辑电平为1的输入电压，相应的输入电流用IIH表示。
（4）输入低电平（VIL）： 逻辑电平为0的输入电压，相应的输入电流用IIL表示。
（5）关门电平（VOFF）：保证输出为标准高电平VSH（出厂时厂家给出）的条件下所允许的最大输入低电平值。
（6）开门电平（VON）：保证输出为标准低电平VSL（出厂时厂家给出）的条件下所允许的最小输入高电平值。
（7）低电平噪声容限（VNL）：是保证输出高电平的前提下，允许叠加在输入低电平上的最大噪声电压，其数值为关门电平VOFF与输入最小低电平的差值。
（8）高电平噪声容限（VNH）：是保证输出低电平的前提下，允许叠加在输入高电平上的最大噪声电压，其数值为输入最大低电平与开门电平VON的差值。
(9) 输出差分信号
1. TTL电路与CMOS电路
1.1 TTL电路
TTL电路是晶体管-晶体管逻辑电路的英文缩写（Transister-Transister-Logic ），是数字集成电路的一大门类。它采用双极型工艺制造，具有高速度低功耗和品种多等特点。(输入端和输出端都用三极管的电路，是一种饱和型电路，开关速度较高)，电源电压Vcc = +5V。当Vcc = +3.3V时，称作LVTTL电路。 从六十年代开发成功第一代产品以来现有以下几代产品。
• 第一代TTL包括SN54/74系列，（其中54系列工作温度为-55℃～+125℃，74系列工作温度为0℃～+75℃) ，低功耗系列简称lttl，高速系列简称HTTL。
• 第二代TTL包括肖特基箝位系列（STTL)和低功耗肖特基系列（LSTTL）。
• 第三代为采用等平面工艺制造的先进的STTL(ASTTL)和先进的低功耗STTL（ALSTTL）。由于L STTL和ALSTTL的电路延时功耗积较小，STTL和ASTTL速度很快，因此获得了广泛的应用。
各类TTL门电路的基本性能：
系列 延时(ns) 功耗(mw)
第
一
代 标准 54/74 10 10
低功耗 54L/74L 33 1
高速 54H/74H 6 22
第
二
代 STTL 54S/74S 3 20
LSTTL 54LS/74LS 9.5 2
第
三
代 ASTTL 54AS/74AS 1.5 22
ALSTTL 54ALS/74ALS 4 1
1.2 CMOS电路
CMOS电路(Complementary Metal-Oxide-Semiconductor Transistor)即互补金属氧化物半导体。采用该工艺大大提高了电路的集成度。CMOS集成电路主要由场效应管构成，包括 P 沟道 MOS， N 沟道 MOS， 互补 MOS — CMOS 集成电路。具有功耗低、工作电源电压范围宽（5 ~ 15V）、抗干扰能力强，逻辑摆幅大以及输入阻抗高、扇出能力强等特点，在低功耗场合得到及广泛的应用。当电源电压为+3.3V时称为LVCMOS电路。普通CMOS门电路产品为HC系列（如两输入与门：74HC08）。
TTL与CMOS电路主要应用在对速度要求不是太高（速度小于50M）的情况下。
下表是TTL的输入输出电平参数（VCC=5V，3.3V）
VOH（V） VOL（V） VIH VIL
最小值 最大值 最小值 最大值 最小值 最大值
TTL 2.4 0.4 2.0 0.8
LVTTL 2.4 0.4 2.0 5.5 -0.5 0.8
下表是CMOS的输入输出电平参数（VCC=2.0V/3.0V/4.5V/6V）
VCC VOH（V） VOL（V） VIH VIL
最小值 最大值 最小值 最大值
2.0V 1.9 0.1 1.5 0.5
3.0V 2.48 0.26 2.1 0.9
4.5V 3.98 0.26 3.15 1.35
6.0V 5.48 0.26 4.2 1.8
(该表是某CMOS器件的特性参数，具体参数应该相应参考器件手册)
2. ECL、 PECL、LVPECL 接口电路
2．1 ECL/PECL电路
2．1．1 ECL电路是ECL电路是射极耦合逻辑（Emitter Couple Logic）集成电路的简称。与TTL电路不同，ECL电路的最大特点是其基本门电路工作在非饱和状态 所以，ECL电路的最大优点是具有相当高的速度 这种电路的平均延迟时间可小至200ps以下，工作频率高达3GHz。输入极是差动放大电路，输出极是共集极放大，用来放大输出电流及降低输出阻抗。所有逻辑电平都是以Vcc为零点。
2．1．2 电路结构及工作原理
电路结构及工作原理与其它数字集成电路一样，ECL集成电路 的逻辑功能也可以归结为基本门电路的工作过程。ECL 集成电路的基本门为一差分管对，其电路 形式如右图所示：
• 图中 第I部分为基本门电路，完成“或/或非”功能；
• 第II部分为射级跟随器，完成输出及隔离功能；
• 第III部分为基准源电路具有温度补偿功能。
2．1．3 ECL电平特点：
ECL信号采用负电压供电，电源电压Vcc为0V。具有较低的电压摆幅（即差分电压）：典型值为 0.8V, 工作电压范围：-0.8 到 -1.6 V。
2．2. 4 PECL（LVPECL）电平的原理
PECL （Positive ECL） 是由ECL 发展而来，采用正电源供电，即V CC =+5V, V EE = GND。较ECL 电路更方便使用。PECL信号的摆幅相对ECL 要小，这使得该逻辑更适合于高速数据的串性或并行连接。PECL 标准最初有MOTOROLA 公司提出，经过很长一段时间才在电子工业界推广开。 LVPECL （Low Voltage ECL）电路是目前使用更广泛的新一代低电压供电的 ECL电路。与PECL电路的基本不同是：V CC =+3.3V 供电，V EE = GND。
输出结构
图2是PECL（LVPECL）电路的输出结构，包含一个差分对和一对射随器。输出射随器工作在正电源范围内，其电流始终存在，这样有利于提高开关速度。如Vcc=0V,把地接到电源Vee=-5.2V,就构成了ECL电路。标准的输出负载是50Ω至Vcc-2V的电平上，如图2 中所示，在这种负载条件下，OUT+与OUT-的静态电平典型值为Vcc-1.3V，OUT+与OUT-输出电流为14mA，PECL 结构的输出阻抗很低，典型值为4~ 5Ω，这表明它有很强的驱动能力，但当负载与PECL 的输出端之间有一段传输线时，低的阻抗造成的失配将导致信号时域波形的振铃现象。
图2 PECL（LVPECL）输出结构
输入结构
PECL（LVPECL）输入结构如图3所示，它是一个具有高输入阻抗的差分对。该差分对共膜输入电压需偏置到Vcc-1.3V 这样允许的输入信号电平动态最大。一般有两种结构。一种是在芯片上已加有偏置电路，另一种则需要外加直流偏置。
图3 PECL(LVPECL)输入结构 [b] [url=http://www.pcbsi.com/redirect.php?goto=findpost&pid=78&ptid=33]1#[/url] [i]wander[/i] [/b]
PECL/LVPECL/ECL典型参数如下表
符号 参数 LVPECL PECL ECL 单位
V CC +3.3 +5.0 GND V
V EE GND GND –5.2, –4.5 or –3.3 V
V OH 最小输出高电平 2.275 3.975 –1.030 V
V OH 典型输出高电平 2.345 4.045 –0.955 V
V OH 最大输出高电平 2.420 4.120 –0.880 V
V OL 最小输出低电平 1.490 3.190 –1.810 V
V OL 典型输出低电平 1.595 3.295 –1.705 V
V OL 最大输出低电平 1.680 3.380 –1.620 V
I ot 典型输出电流 14 14 mA
Ioh 最大输出电流 25 25 mA
VOD 最小输出差分电压 750 mV
VID 最小输入差分电压 200 mV
3. LVDS接口电路
LVDS（Low Voltage Differential Signaling）是一种低摆幅的差分信号技术。它使得信号能在差分PCB 线对或平衡电缆上以几百Mbps 的速率传输。LVDS是电流模式驱动输出，可以产生很低的噪声和提供非常低的功耗，电流模式驱动的优点有：1. 不易于振铃和产生切换尖锋信号；2. 共摸噪声能被接受端抑制其低摆幅和低电流驱动输出实现了低噪声和低功耗。
LVDS输入共模电压的偏置范围较广，支持0～2.4V的电压范围。输入差分电压(摆幅)的典型值为200mV。随差分电压的增大，能接受的共模电压幅度减小。以National Semiconductor公司的DS90LV032芯片为例：当差分电压为200mV时，共模电压范围为0.10～2.3V;当差分电压为400mV时，共模电压范围为0.2～2.2V。
（1）LVDS接口输出结构如图4所示：
图4 LVDS接口输出结构
（2）LVDS接口输入结构
LVDS输入结构如图5所示，输入差分阻抗为100Ω，为适应共模电压宽范围内的变化，输入极还包括一个自动电平调整电路，将共模电压调整为一固定值，该电路后面是一个SCHMITT触发器，主要是为防止不稳定，设计有一定的回滞特性，后级是差分放大器。
图5 LVDS接口输入结构
注意：LVDS接收端需要终端匹配电阻，没有终端匹配电阻，LVDS不能工作。布线时应保证特征阻抗的连续性。
下表总结了LVDS输入与输出技术指标
参数 符号 条件 最小 典型 最大 单位
LVDS输出偏置电压 VOS VOS=(VOH+VOL) / 2 1.0 1.2 1.475 V
LVDS输出差分电压幅度 VOD VCC = 3.3V 250 450 mV
LVDS输出差分阻抗 80 120 欧姆
LVDS输出差分电流 两差分端相接 12 mA
两差单端到地短接 40 mA
LVDS输入共模(单端)电压 VCM 0 1.2 2.4 V
LVDS输入差分电压幅度 VID VCM = +1. 2 V -100 +100 mV
4. CML接口电路
CML 是所有高速数据接口形式中最简单的一种，它的输入与输出是匹配好的，从而减少
了外围器件，也更适合于在高的频段工作。它所提供的信号摆幅较小，从而功耗更低。
4.1. CML接口输出结构
CML 接口的输出电路形式是一个差分对，该差分对的集电极电阻为50Ω，如图3 中所示，
输出信号的高低电平切换是靠共发射极差分对的开关控制的，差分对的发射极到地的恒流源
典型值为16mA，假定CML 输出负载为一50Ω上拉电阻，则单端CML 输出信号的摆幅为
Vcc~Vcc-0.4V。在这种情况下，差分输出信号摆幅为800mV，共模电压为Vcc-0.2V。若CML
输出采用交流耦合至50Ω负载，这时的直流阻抗由集电极电阻决定，为50Ω，CML 输出共模
电压变为Vcc-0.4V，差分信号摆幅仍为800mV。
图6 CML输出结构
2.2. CML接口输入结构
CML 输入结构有几个重要特点，这也使它在高速数据传输中成为常用的方式，如下图所示，MAXIM 公司的CML 输入阻抗为50Ω，容易使用。输入晶体管作为射随器，后面驱动一差
分放大器。
图7 CML 输入结构
该表为某器件CML电平的特性参数
5. 电平接口转换
当发送端与接收端的接口电平不一致时需要采取电平转换网络进行转换，其设计准则就是通过电平转换网络的作用使发送端输出的高、低电平数值能够满足接收端的高、低电平的阈值，这样就可以保证接收端的正确接收。电平转换网络主要包括直流耦合和交流耦合两种，直流耦合主要是由一些电阻组成，而交流耦合除构成的电阻外，在发送端与接收端之间增加一电容隔离发送端与接收端的直流电平。
电平转换中，主要需考虑以下因素：
（1） 接收端的直流偏置电压应固定在芯片所需的电压范围内（PECL/LVPECL：VCC-1.3V；LVDS：0~2.4V, 典型值：1.2V）。
（2） 接收端的输入阻抗等于传输线阻抗
（3） 低功耗
（4） 发送端的负载阻抗符合发送端的输出结构， 图20 LVDS to LVPECL
适用范围：适用于ONSEMICONDUCTOR公司的LVELxx and EPxx 系列的所有器件，如MC100LVEL17, MC100LVEL13, MC100LVEL14，MC100LVEL29, MC100LVEL39 等。当芯片所需的输入信号为LVPECL电平而对应的信号为LVDS电平时，可由上述所及器件转换而成。
PCB布板注意事项：电阻必须尽量靠近LVPECL的输入。
4.12 LVPECL to CML间转换
(1) 交流耦合情况
图 21 LVPECL to CML
取值：
R = 142Ω ~ 200Ω
如果LVPECL的输出信号摆幅大于CML的接收范围，可在信号通道上串一个25Ω的电阻，如图21所示。
（2）直流耦合情况
图 22 LVPECL to CML
在LVPECL 到CML 的直流耦合连接方式中需要一个电平转换网络，如图22中所示。该电
平转换网络的作用是匹配LVPECL 的输出与CML的输入共模电压。一般要求该电平转换网络引
入的损耗要小，以保证LVPECL 的输出经过衰减后仍能满足CML 输入灵敏度的要求；另外还要
求自LVPECL端看到的负载阻抗近似为50Ω。
图22 LVPECL到CML（MAX3875）间直流耦合时电阻网络
注：假定LVPECL 的最小差分输出摆幅为400mV ，而MAX3875 的输入灵敏度为50mV ，这样电阻网络的最小增益必须大于50mV/400mV=0.125
求解上面的方程组，我们得到R1=182Ω，R2=82Ω，R3=290Ω，VA=1.35V，VB=3.11V，
Gain=0.147，Zin=49Ω。把LVPECL输出与MAX3875 输入连接好，实测得：VA=2V，VB=3.13V。
LVPECL 到MAX3875 的直流耦合结构如图15 所示，对于其它的CML 输入，最小共模电压
和灵敏度可能不同，可根据上面的考虑计算所需的电阻值。
4.13 CML到LVPECL间转换
图16. CML到LVPECL的交流耦合结构
4.14 布线规则
高速信号线的走线相互之间注意隔离，尽可能保持一定的距离，避免相互干扰，如果条件许可，在高速信号线之间用地线隔离。对高频线不能用90度折线。TTL/CMOS信号尽量远离差分信号布线区域。
用串终端电阻的方法来减小信号反射。终端匹配电阻到接收端的距离应小于7mm，最大不能超过12mm。终端匹配不仅减少EMC，防止反射，而且提供完成电流环路，完成信号匹配。
对于差分信号，在走线时要有可控制的阻抗并保证阻抗连续，如PCB线，电缆连接线，插座等。如特征阻抗不连续，则会造成终端匹配电阻值可选用的范围有限。
电源方面，电源通过多个过孔到地使电感量最少。芯片电源和地之间加接高频滤波电容,就近放置，引线要尽量短。 从不同电平信号到布线规则，值得收藏。 very good，找了很久在这里找到想要的资料了，谢谢 电平信号及接口电路电平信号及接口电路 [i=s] 本帖最后由 rrr_z 于 2009-7-27 21:00 编辑 [/i]
也需要关注转换后VP-P是否达标呦！
有没有什么方法在电平转换的同时，还提高VP-P呢？ 电平规范如果不配合图片，只有一大堆的文字和数字理解和记忆起来还是有点麻烦 网上好几篇这种资料
[url]http://focus.ti.com/lit/an/scaa059c/scaa059c.pdf[/url]
[url]http://focus.ti.com.cn/cn/lit/an/scaa062/scaa062.pdf[/url]
[url]http://www.sitime.com/support/documents/AN10009_Differential_Terminations.pdf[/url]
[url]http://www.idt.com/products/getDoc.cfm?docID=12801015[/url]
[url]http://focus.ti.com/lit/an/scaa056/scaa056.pdf[/url] 顶了，谢谢楼、主 非常感谢楼主 谢谢版主了 thanks for your sharing 很不错呀，谢谢咯。 没想到在这里碰到了。 谢谢给的资料
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