DDR3 DIMM ebd模型的问题
DDR3 的差分时钟，在DIMM条上有一个100nF电容，并联在DP和DN中间，如下图所示[attach]191[/attach]
看了两家厂家提供的EBD模型，Qimonda和Micron。
Qimonda的模型是这样的
[Path Description] CK0+
Pin 101
Len=3.131960 L=3.524590e-10 C=1.065574e-13 R=6.475410e-03/
[color=Red]Node C3.1
Node C3.2[/color]
Fork |{
Len=1.707196 L=3.539664e-10 C=1.061899e-13 R=6.477584e-03/
Len=0 L=3.268e-10 C=1.675e-13 R=3.575e-04/ |VIA
...
这里电容C3被串起来了:(
而Micron的模型是这样的
[Path Description] 101
Pin 101
Len=0.06742 L=9.01289e-009 C=2.55638e-012 R=0.09740 /
Len=0 C=6.6e-012 /
Len=0.06255 L=9.01289e-009 C=2.55638e-012 R=0.09740 /
.................................................
Len=0.03904 L=9.01289e-009 C=2.55638e-012 R=0.09740 /
[color=Red]Len=0 C=0.1e-006[/color] /
Endfork
这里电容被旁路了。
大家使用DDR3 DIMM条EBD时要特别注意。 支持！
:D 学习一下。 好东西，谢谢 请教Triton 版主，EBD模型如何在cadence中使用？
您那里有没有关于EBD模型在PCB SI中如何使用方面的资料。
我现在把EBD模型加到designlink中时会自动生成一个没有走线的brd文件，
然后提取时也就是没有走线的拓扑结构，EBD文件中定义的走线参数无法再sigxp中体现出来。 Designlink没有用过，不是很清楚。
在PCB SI中使用，可以通过Model Integrity导入EBD模型，然后转换成DML模型 学习了！！ ebd模型用于前仿还可以。后仿和测试对比了一下，还是有些差距。 我想请问一下ebd转化为dml后，时候需要编辑一下dml文件？还是直接可以用designlink调用了？因为我直接调出来发现不对，所有的传输线都是60欧姆，传输线长度也不对，只有接收端，但是电阻、电容都没有提取出来。居然这样也可以提取出来，请教一下这是怎么回事？？？ ebd通过Model Integrity转DML后是有问题的，Cadence也一直没有处理这个bug。所以这条路在Allegro上走不通。 我用samsung的模型竟然和Qimonda的一样，把时钟信号那个电容串起来了，害的我搞了半天，原来是问题出在这里。但是这里要怎么改？别告诉我换模型啊。 samsung、micron、qimonda的模型都有问题，这仿真还有的搞吗？真是令人头疼 因为电容跨接，涉及到信号跟信号之间的连接问题，至于怎么修改，得看看EBD模型的手册，或者手动在拓扑图上修改。 用DesignLink调用，替代方法是是不用EBD模型，而是去JEDEC的网站上下载相应DIMM条的BRD文件，这样跟主板做多板连接的仿真，效果更好。 designlink仿真，在DDR3速率比较高的情况下，dimm连接器的影响可能会比较大，连接器的模型你一般是忽略？还是用什么电路去等效？
另外还有个问题，同样的dimm条，不同厂家的BRD文件，会不会有什么差别？
到底是SQ+designlink仿真好，还是Hyperlynx+ebd比较准？你有比较过？ 没有比较过，但是EBD模型是通过BRD转换过来的，这个过程中耦合等效应是没考虑的，所以从这个角度看，用BRD更好。
另外，因为主板都要求兼容不同厂商的DIMM条，所以不同厂商的DIMM条差别不大的。
如果你有DIMM CONNECTOR的模型，用实际模型当然最好 thanks for sharing. 慢慢学习，顶 实在是高啊 什么是EBD模型
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